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芯片未來，靠什么？

閱讀：2605 次日期：2023/10/12

導(dǎo)語：由于芯片公司無法通過在二維上縮小芯片功能來繼續(xù)增加晶體管密度，因此他們通過將芯片堆疊在一起進(jìn)入了三維。現(xiàn)在他們正致力于在這些芯片中構(gòu)建晶體管。接下來，他們很可能會(huì)通過使用二硫化鉬等2D 半導(dǎo)體設(shè)計(jì) 3D 電路，進(jìn)一步進(jìn)入三維領(lǐng)域

由于芯片公司無法通過在二維上縮小芯片功能來繼續(xù)增加晶體管密度，因此他們通過將芯片堆疊在一起進(jìn)入了三維?，F(xiàn)在他們正致力于在這些芯片中構(gòu)建晶體管。接下來，他們很可能會(huì)通過使用二硫化鉬等2D 半導(dǎo)體設(shè)計(jì) 3D 電路，進(jìn)一步進(jìn)入三維領(lǐng)域。

所有這些技術(shù)都可能服務(wù)于機(jī)器學(xué)習(xí)，這是一種對(duì)處理能力日益增長(zhǎng)的需求的應(yīng)用程序。但 IEDM 上發(fā)表的其他研究表明，3D 硅和 2D半導(dǎo)體并不是唯一能讓神經(jīng)網(wǎng)絡(luò)保持正常運(yùn)轉(zhuǎn)的東西。

3D芯片堆疊

通過堆疊芯片（在本例中稱為小芯片Chiplet）來增加可以擠入給定區(qū)域的晶體管數(shù)量，這既是硅的現(xiàn)在，也是未來。一般來說，制造商正在努力增加芯片之間的垂直連接的密度。但也有一些并發(fā)癥。

一是改變了芯片互連子集的布局。從 2024 年末開始，芯片制造商將開始在硅下方構(gòu)建電力傳輸互連，而將數(shù)據(jù)互連留在上方。這種被稱為“背面供電”的方案會(huì)帶來芯片公司正在研究的各種后果。

看來英特爾將在本屆的IEDM討論背面電源對(duì) 3D 設(shè)備的影響。IMEC 將研究稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）的 3D 芯片設(shè)計(jì)理念的影響。（這個(gè)想法是，未來的處理器將被分解為基本功能，每個(gè)功能都將位于其自己的小芯片上，這些小芯片將采用適合該工作的完美技術(shù)制成，然后這些小芯片將被重新組裝成一個(gè)系統(tǒng)使用 3D 堆疊和其他先進(jìn)封裝技術(shù)。）同時(shí)，臺(tái)積電將解決 3D 芯片堆疊中長(zhǎng)期存在的問題——如何從組合芯片中排出熱量。

顧名思義，所謂3D芯片堆疊，是將一個(gè)完整的計(jì)算機(jī)芯片（例如 DRAM）放置在另一個(gè)芯片（CPU）之上。結(jié)果，電路板上原本相距幾厘米的兩個(gè)芯片現(xiàn)在相距不到一毫米。這降低了功耗（通過銅線傳輸數(shù)據(jù)是一件很麻煩的事情），并且還大大提高了帶寬。

IEEE也表示，當(dāng)前每一代處理器的性能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯集成到硅片上。但存在兩個(gè)問題：一是我們縮小晶體管及其組成的邏輯和存儲(chǔ)塊的能力正在放緩。另一個(gè)是芯片已經(jīng)達(dá)到了尺寸極限，因?yàn)楣饪坦ぞ咧荒茉诩s 850 平方毫米的區(qū)域上形成圖案。

為了解決這些問題，幾年來，片上系統(tǒng)開發(fā)人員已經(jīng)開始將其更大的設(shè)計(jì)分解為更小的小芯片，并將它們?cè)谕环庋b內(nèi)連接在一起，以有效增加硅面積等優(yōu)勢(shì)。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此相鄰設(shè)置，并使用短而密集地互連進(jìn)行連接。既然大多數(shù)主要制造商已經(jīng)就 2.5D 小芯片到小芯片通信標(biāo)準(zhǔn)達(dá)成一致，這種類型的集成的勢(shì)頭可能只會(huì)增長(zhǎng)。

但要像在同一芯片上一樣傳輸真正大量的數(shù)據(jù)，需要更短、更密集的連接，而這只能通過將一個(gè)芯片堆疊在另一個(gè)芯片上來實(shí)現(xiàn)。面對(duì)面連接兩個(gè)芯片意味著每平方毫米要建立數(shù)千個(gè)連接。這也催生了3D芯片堆疊。

Synopsys在一篇博客文章中指出，堆疊芯片之間的數(shù)據(jù)傳輸通過集成在底部芯片中的 TSV 進(jìn)行。這些 TSV 是垂直運(yùn)行的物理柱，由銅等導(dǎo)電材料制成。將堆疊芯片粘合到單個(gè)封裝中而不是 PCB 上的多個(gè)封裝中，可將 I/O 密度提高 100 倍。采用最新技術(shù)，每比特傳輸能量可降低至 30 倍。

至于背面供電，按照IEEE所說，向數(shù)十億個(gè)晶體管提供電流正迅速成為高性能 SoC 設(shè)計(jì)的主要瓶頸之一。隨著晶體管不斷變得越來越小，為晶體管提供電流的互連線必須排列得更緊密、更精細(xì)，這會(huì)增加電阻并消耗功率。這種情況不能再繼續(xù)下去：如果電子進(jìn)出芯片上的設(shè)備的方式?jīng)]有發(fā)生重大變化，我們將晶體管制造得再小也無濟(jì)于事。