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芯片未來，靠什么？

閱讀：2602 次日期：2023/10/12

導語：由于芯片公司無法通過在二維上縮小芯片功能來繼續(xù)增加晶體管密度，因此他們通過將芯片堆疊在一起進入了三維?，F(xiàn)在他們正致力于在這些芯片中構建晶體管。接下來，他們很可能會通過使用二硫化鉬等2D 半導體設計 3D 電路，進一步進入三維領域

由于芯片公司無法通過在二維上縮小芯片功能來繼續(xù)增加晶體管密度，因此他們通過將芯片堆疊在一起進入了三維。現(xiàn)在他們正致力于在這些芯片中構建晶體管。接下來，他們很可能會通過使用二硫化鉬等2D 半導體設計 3D 電路，進一步進入三維領域。

所有這些技術都可能服務于機器學習，這是一種對處理能力日益增長的需求的應用程序。但 IEDM 上發(fā)表的其他研究表明，3D 硅和 2D半導體并不是唯一能讓神經(jīng)網(wǎng)絡保持正常運轉的東西。

3D芯片堆疊

通過堆疊芯片（在本例中稱為小芯片Chiplet）來增加可以擠入給定區(qū)域的晶體管數(shù)量，這既是硅的現(xiàn)在，也是未來。一般來說，制造商正在努力增加芯片之間的垂直連接的密度。但也有一些并發(fā)癥。

一是改變了芯片互連子集的布局。從 2024 年末開始，芯片制造商將開始在硅下方構建電力傳輸互連，而將數(shù)據(jù)互連留在上方。這種被稱為“背面供電”的方案會帶來芯片公司正在研究的各種后果。

看來英特爾將在本屆的IEDM討論背面電源對 3D 設備的影響。IMEC 將研究稱為系統(tǒng)技術協(xié)同優(yōu)化（STCO）的 3D 芯片設計理念的影響。（這個想法是，未來的處理器將被分解為基本功能，每個功能都將位于其自己的小芯片上，這些小芯片將采用適合該工作的完美技術制成，然后這些小芯片將被重新組裝成一個系統(tǒng)使用 3D 堆疊和其他先進封裝技術。）同時，臺積電將解決 3D 芯片堆疊中長期存在的問題——如何從組合芯片中排出熱量。

顧名思義，所謂3D芯片堆疊，是將一個完整的計算機芯片（例如 DRAM）放置在另一個芯片（CPU）之上。結果，電路板上原本相距幾厘米的兩個芯片現(xiàn)在相距不到一毫米。這降低了功耗（通過銅線傳輸數(shù)據(jù)是一件很麻煩的事情），并且還大大提高了帶寬。

IEEE也表示，當前每一代處理器的性能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯集成到硅片上。但存在兩個問題：一是我們縮小晶體管及其組成的邏輯和存儲塊的能力正在放緩。另一個是芯片已經(jīng)達到了尺寸極限，因為光刻工具只能在約 850 平方毫米的區(qū)域上形成圖案。

為了解決這些問題，幾年來，片上系統(tǒng)開發(fā)人員已經(jīng)開始將其更大的設計分解為更小的小芯片，并將它們在同一封裝內連接在一起，以有效增加硅面積等優(yōu)勢。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此相鄰設置，并使用短而密集地互連進行連接。既然大多數(shù)主要制造商已經(jīng)就 2.5D 小芯片到小芯片通信標準達成一致，這種類型的集成的勢頭可能只會增長。

但要像在同一芯片上一樣傳輸真正大量的數(shù)據(jù)，需要更短、更密集的連接，而這只能通過將一個芯片堆疊在另一個芯片上來實現(xiàn)。面對面連接兩個芯片意味著每平方毫米要建立數(shù)千個連接。這也催生了3D芯片堆疊。

Synopsys在一篇博客文章中指出，堆疊芯片之間的數(shù)據(jù)傳輸通過集成在底部芯片中的 TSV 進行。這些 TSV 是垂直運行的物理柱，由銅等導電材料制成。將堆疊芯片粘合到單個封裝中而不是 PCB 上的多個封裝中，可將 I/O 密度提高 100 倍。采用最新技術，每比特傳輸能量可降低至 30 倍。

至于背面供電，按照IEEE所說，向數(shù)十億個晶體管提供電流正迅速成為高性能 SoC 設計的主要瓶頸之一。隨著晶體管不斷變得越來越小，為晶體管提供電流的互連線必須排列得更緊密、更精細，這會增加電阻并消耗功率。這種情況不能再繼續(xù)下去：如果電子進出芯片上的設備的方式?jīng)]有發(fā)生重大變化，我們將晶體管制造得再小也無濟于事。